Samsung 日前在 ISSCC 2015 研讨会中，发表了第二世代 3D V-NAND 的部分细节，针对了优化的部分进行了一些解释。
从最直观的的比较下，可以看到第一代与第二代的差别在于面积与容量密度的差别。第一世代为 MLC 设计，堆叠层数为 24 层，128Gbit 容量所占的面积约为 133mm2，计算之下容量密度约为 0.93Gb/mm2；来到了第二世代，使用了 TLC 设计，在堆叠的层数也提升到了 32 层，因此大幅的提升容量密度，128Gb 所占面积为 68.9mm2，容量密度为 1.86Gb/mm2，提升幅度相当惊人。
另在写入（programing）部分，传统平面式 NAND FLASH 在达到一定程度的密度以后，每个单元蓄积的电荷量会下降，另外相邻的存储器间也会产生电荷干涉，为了避免这些负面影响，TLC 的写入都会被拆分成二到三个阶段，以进行比较精确的控制。
不过 3D V-NAND 却没有传统 Plannar 会遇到的问题，因此传统的多阶段控制就不需施行， Samsung 透过了 HSP 技术将多阶段程序的过程整合成一个，大幅缩减时间。
大幅缩减 programing 时间带来的好处，就是能够降低写入时的功耗。大致上写入的功耗可以整理成电压、电流、以及 re-program 时间长度的乘积，因此更低的程序时间，就能够降低功耗，Samsung 称可以降低达 40% 的写入功耗。
另外Flash结构上的改变，造成了 Word line 在近端、远端的阻值会有些差异，这样的阻值差异会造成 Sense Amplifier 与控制解码间的迟滞，因此为了解决这样的问题，进行了阻值监测，以及针对不同的 Word Line 参数给予不同的电压，这样一来能够有效降低 setup-time。
最后则是扩充汇流排宽度，透过从 32 扩充到 64 bit，而晶片内部的稳压线路也进行了优化，对应了不同的 Data rate 来调整电流量，进一步来抑制电压变化，这样一来就会反应在信号的 jitter 上，在高速操作下有效降低 jitter 便能在高频下更稳定的工作，眼图的量测结果也将 1Gbps 下的 jitter 由 420ps 降低到 280ps。
