JEDEC推出JESD79-5C DDR5 SDRAM 标准

JEDEC固态技术协会宣布发布 JESD79-5C DDR5 SDRAM 标准。JEDEC DDR5 SDRAM标准的这一重要更新包括旨在提高可靠性和安全性并增强从高性能服务器到人工智能和机器学习等新兴技术的各种应用的性能的功能。

JESD79-5C 引入了一种创新解决方案来提高 DRAM 数据完整性，称为每行激活计数 (PRAC)。PRAC 以字线粒度精确计数 DRAM 激活。当启用 PRAC 的 DRAM 检测到激活次数过多时，它会提醒系统暂停流量并指定采取缓解措施的时间。这些相互关联的行动巩固了 PRAC 提供基本准确且可预测的方法的能力，通过 DRAM 和系统之间的密切协调来解决数据完整性挑战。

JESD79-5C DDR5 提供的其他功能包括：

将定时参数定义从 6800 Mbps 扩展至 8800 Mbps

与仅支持最多 6400 个时序参数和最多 7200 个 DRAM 核心时序的之前版本相比，包含 DRAM 核心时序和 Tx/Rx AC 时序扩展至 8800 Mbps

引入自刷新退出时钟同步以优化 I/O 训练

合并 DDP（双芯片封装）时序

弃用 PASR（部分阵列自刷新）以解决安全问题