当业界普遍认为NAND快闪记忆体即将面临微缩极限,可望解决此一瓶颈的3D技术便赋予了记忆体业者新希望,并激发了许多对创新技术抱持极大热情的研究者投入研发。专攻3D Flash技术的新创公司Schiltron运用现有制程开发出了全新的3D快闪记忆体技术,该公司创办人兼总裁Andrew Walker表示,未来2年内将正式推出产品,而这与目前市场上主流3D记忆体技术开发者的脚步一致,意味着最快2~3年,NAND Flash将可望迎来全新的转变。
Schiltron的3D Flash技术在架构或采用的技术上有何特殊之处?
Schiltron的3D Flash技术采用了可由现有CMOS制造技术及材料制造的薄膜电晶体(TFT)双闸装置。在电荷撷取快闪记忆体(Charge Trap Flash,CTF)单元中,这种架构可彻底消除串列记忆体串的通过扰乱(pass disturbs)。藉由这种方法,可对最糟条件下的串列记忆体串电流进行最大化,无须对干扰进行折衷。
透过采用全新(但不是使用新材料)的源极-汲极制造方法,可确保该技术的横向扩展性能。此外,在单一双闸装置中,由于其中两个元件之间的静电作用,使得双闸架构可强化短通道的控制。其结果是可实现更小型的矽基薄膜电晶体──长度在50nm以下,而串列记忆体单元串的宽度则可达到64个单元宽,在最糟条件下,记忆体串的电流最大可达100nA以上。
此外,更低的制程温度预算也有助于实现多个实体堆叠,而每单元多位元的技术,最终也可望将单晶片记忆体的容量推向1Tb。
为将NAND快闪忆体推向Terabit等级,东芝(Toshiba)和三星(Samsung)都在开发自己的3D Flash技术,分别包括了BiCS和VG-NAND/TCAT。它们与Schiltron的3D Flash技术的有何区别?
BiCs与VG-NAND/TCAT都是令人惊讶的3D Flash创新途径,这些技术试图在形成3D快闪记忆体的过程中,限制昂贵的微影步骤。它们都是由CTF元件中形成的垂直NAND记忆体串所构成的;每个单元都是一个环绕闸极(gate-all-around)元件;而每一种方法都面临着与之相关的特有挑战。确切来说,这两家公司提出的技术所面临的根本性挑战,是如何针对记忆体串的长度与最糟条件下的记忆体串电流,就通过记忆体串的干扰取得最佳折衷。
换句话说,三星的TANOS技术试着解决存在于这些垂直NAND配置中的CTF串列记忆体串问题(CTF具有较厚的穿隧氧化以及铝氧化阻挡层,但仍然存在着读通干扰)。其技术考量将限制每个记忆体串的长度,最终将对最大的3D记忆体密度──即可实现多层单元(MLC)的能力──产生局限。
BiCS技术必须填满具有CTF电介质与矽通道的最小化过孔,这也将对其横向扩展能力产生限制。而Schiltron则是在标准方向(classic direction)内使用记忆体串,同时避免了CTF的通过扰乱(pass disturbs)以及记忆体串的长度限制等问题。
美光科技(Micron)仍致力微缩NAND,并声称1x-nm制程是可行的。你对此有何看法,可行性如何?
这是合乎逻辑的一种尝试,因为它是建立在现有的NAND基础架构之上。另一种合乎逻辑的方法是MLC NAND快闪记忆体,因为它也是建立在现有的基础架构上。但是,这两种方法都意味着要放弃某些NAND快闪记忆体的既有参数,如耐用性和资料保存能力。此外,随着其中一种方法不断微缩浮动闸之间的空间,使得MLC变得更具挑战性,这两种合乎逻辑的方法之间也开始相互产生矛盾。
在实验室内,1x-nm的单一单元型NAND已证明可能是可行的,然而,在一个阵列中,当它们彼此要被放置在半间距(half-pitch)之中时,问题就出来了。所有这些挑战都可被视为和成本有关。尽管这些成本可以被添加到最终的EUV微影技术所需的复杂转换过程中。然而,最终更低成本的3D技术仍是不可避免的,无疑地,3D技术一定会来到,而且它将与现有的2D NAND技术共存一段时间。
Schiltron的3D技术将作为所谓的通用型产品或是瞄准特殊市场?
Schiltron的技术可用于所有目前NAND快闪记忆体的应用领域。然而,这个最终将全面使3D技术接管所有NAND快闪记忆体市场的策略,在最初阶段仍然必须针对特定市场。
你预估3D Flash技术何时商业化?
就Schiltron来说,我们预计2年内推出第一款产品。